Ontwikkeling van betrouwbare poortstapels voor gestapelde MOS-apparaten in een 3D-sequentiële integratie

Om de kringfunctionaliteit per gebied te vergroten, is een nieuw concept voorgesteld die bestaat uit het opeenvolgen van transistors op elkaar in dezelfde front-end processtroom ('3D Sequential Integration'). Deze aanpak zou de dichtheid van het apparaat per chipgebied verbeteren, zonder verdere reductie van de afmetingen van het apparaat. Bijkomende potentiële voordelen zijn een vereenvoudigde co-integratie van heterogene apparaten technologieën (bijvoorbeeld Si en Ge / III-V kanaal FETs, logica en optische apparaten) en een vermindering van de lengte van interconnectielijnen, met de bijbehorende gunstige vermindering van vertraging van signaal voortplanting . Dit promotieonderzoek zal zich richten op het oplossen van de uitdagingen van de poortstapel die verband houden met de termische begrotingsbeperkingen van een 3D Sequential Integration. Deze uitdagingen zijn tweeledig: aan de ene kant moet een voldoende betrouwbare hoge-diëlektrische stapel worden ontwikkeld voor de bovenste laag zonder gebruik te maken van hoge temperaturen stappen voor defecte genezing. Aan de andere kant, door de beperkingen op de proces temperatuur, zou dopingactivatie en contactvorming in de bovenste transistor mogelijk moeten worden bereikt met langere thermische stappen, die op hun beurt de betrouwbaarheid van de onderste transistor beïnvloeden (bijv. Induceren van ongewenste diffusie van dopante atomen en andere soorten aanwezig in de poortstapel). Als gevolg daarvan kan de fabricage van de onderste apparaten ook worden herzien. Het dagelijkse werk omvat de elektrische en fysieke karakterisering van vervaardigde teststructuren (MOS condensatoren en transistors); interpretatie van de experimentele trends op basis van modellering en simulaties; definitie van experimenten en feedback aan apparaten integratie ingenieurs, in iteratieve leercycli.