Nieuwe stralingsharde All-Digital Phase-Locked Loop / Clock-Data Recovery (ADPLL) architectuurontwerp voor 65nm CMOS

Het hoofddoel van dit project is de ontwikkeling van een volledig digitale PLL / Clock-Data Recovery (ADPLL) -kern met een programmeerbare uitvoerfrequentie met een groot bereik om verschillende ruimtetoepassingen te ondersteunen. Het uiteindelijke doel van dit project is het onderzoek naar een aanpasbaar PLL / CDR IP-blok dat de behoeften van verschillende toepassingen aanpakt om de ontwerpinspanning te verminderen door de PLL / CRD-expertise in één project te centraliseren. Het doel is om een IP-kern te presenteren die open en zeer aanpasbaar is om aan de behoeften van verschillende systemen te voldoen