Ontwerp en digitale kalibratie van hoogwaardige continue-tijd Delta-Sigma ADCs

Het ultieme streven naar communicatie-evolutie is een hogere datasnelheid en een grotere bandbreedte, wat het ADC-ontwerp in de ontvanger een uitdaging maakt. Van alle ADC-architecturen worden Continuous-Time Delta-Sigma analoog-naar-digitaal-omzetters (CT-DS ADC's) veel gebruikt in draadloze en vaste communicatie, vanwege hun intrinsieke anti-aliasing, eenvoudig aangestuurde resistieve invoer, relatief goede energie-efficiëntie en hoge herconfigureerbaar. In snelle CT-DS ADC's worden de fouten (inclusief statische en dynamische fouten) van de front-end feedback-DAC de bottleneck die de prestaties beperkt. Eerder werk was voornamelijk gericht op het verminderen of elimineren van de statische fouten, en er is weinig onderzoek gedaan naar dynamische fouten die niet te verwaarlozen zijn in snelle ADC's. Sommige technieken zijn voorgesteld om dynamische fouten te verminderen, maar ze gebruiken allemaal analoge compensatiemethoden die extra compensatiecircuits vereisen, wat uiteindelijk de compensatienauwkeurigheid beperkt. Dit voorstel richt zich voornamelijk op het ontwerp van hoogwaardige CT-DS ADC's, die volledig digitale of meer geavanceerde analoog-digitale hybride methoden gebruiken om de statische en dynamische fouten van feedback-DAC's te kalibreren. Dit ontwerp zal naar verwachting een SNDR van meer dan 12 bits en een aanzienlijke energie-efficiëntie bereiken bij een hogere bandbreedte (≥100 MHz).