< Terug naar vorige pagina

Project

Op weg naar heterogeen Multi-core Systems-on-Chip voor Edge Machine Learning

Dit onderzoek richt zich op het ontwerp van energie-efficiënte en flexibele hardware-architecturen en hardware-software co-optimalisatiestrategieën om vroegtijdige verkenning van de ontwerpruimte van hardware-architecturen voor (extreme)-edge-computing mogelijk te maken. Het onderzoek kijkt eerst naar het ontwerp van de zeer gespecialiseerde enkele hardwareversneller die is geoptimaliseerd voor de toepassing van objectdetectie in drones. Aangezien de te versnellen applicatie en het model vastliggen, is de hardware geoptimaliseerd voor het in kaart brengen van alleen convolutionele en dichte lagen van een DL-model in een objectdetectiepijplijn. Opkomende DL-applicaties die op de (extreme) edge-apparaten worden ingezet, vereisen echter multimodale ondersteuning, wat aan de ene kant de behoefte vereist aan veel flexibelere hardwareversnellers en aan de andere kant complete stand-alone systemen met de altijd- aan en duty-cycled werking. Heterogeniteit in hardwareversnelling kan de flexibiliteit en energie-efficiëntie van een systeem verbeteren door verschillende energiezuinige hardwareversnellers te gebruiken die meerdere DL-workloads op één platform ondersteunen. Met deze motivatie presenteert het onderzoek een veelzijdig, volledig digitaal heterogeen multi-core systeem-op-chip met een zeer flexibele ML-versneller, een RISC-V-kern, niet-vluchtig geheugen en een energiebeheereenheid. Vervolgens wordt een zeer energie-efficiënt heterogeen multi-core systeem-op-chip gepresenteerd door een digitale en analoge in-memory rekenkern te combineren die wordt bestuurd door een enkele RISC-V-kern. Het verder verhogen van het aantal kernen kan de prestaties van een systeem ten goede komen. Datacommunicatie in multi-core platforms kan echter snel een bottleneck worden als het ontwerp niet is geoptimaliseerd. Multi-core CPU's hebben veelvuldig gebruik gemaakt van klassieke netwerk-op-chips (NoC's) om het knelpunt in de datacommunicatie aan te pakken. Deze NoC's maken echter gebruik van op seriële pakketten gebaseerde protocollen die lijden onder aanzienlijke overheadkosten voor protocolvertaling naar de eindpunten. In het laatste deel van dit onderzoek wordt een open-source, volledig AXI-compatibele NoC-fabric voorgesteld om beter tegemoet te komen aan de specifieke behoeften van multi-core DL-computerplatforms die aanzienlijke burst-gebaseerde communicatie vereisen. De NoC maakt het mogelijk om DNN-platforms te schalen naar multi-acceleratorsystemen, waardoor de reis naar krachtige heterogene multi-coresystemen mogelijk wordt.

Datum:4 sep 2018 →  2 mei 2023
Trefwoorden:Embedded Deep Learning Processors, Deep learning accelerators, latency-critical, Reconfigurable
Disciplines:Sensoren, biosensoren en slimme sensoren, Andere elektrotechniek en elektronica, Nanotechnologie, Ontwerptheorieën en -methoden
Project type:PhD project