< Terug naar vorige pagina

Project

Transient-Geïnduceerde Latchup in het tijdperk van Systeem-Technologie Co-Optimisatie Schaling

De voorgezette geometrische schaling, in combinatie met de introductie van nieuwe proces opties, hebben ervoor gezorgd dat het ontwerp van Latchup-immune (LU) High Voltage (HV) of I/O circuits complexer werden in geavanceerde CMOS technologieën. Bulk CMOS technologie levert sedert verschillende generaties goedkopere, kleinere producten met een kleinere lekstroom maar een hogere performantie, in termen van snelheid en energieverbruik [1]. De afmetingen van een transistor en de afstand ertussen worden elke generatie kleiner. Echter, deze kleinere afstand tussen p-type en n-type transistoren kan het LU risico significant laten toenemen. Bovendien werden 3D finFET structuren geintroduceerd om de transistoren te kunnen schalen voorbij de 20nm node. Niet enkel de kleinere afmetingen, maar ook nieuwe proces opties (finFET, STI diepte, S/D epitaxiale groei, ...) kunnen een significante invloed hebben op LU immuniteit in geavanceerde CMOS technologieen [2-5].

De co-optimisatie van de technologie met het systeem waarin ze terecht komt (STCO) werd voorgesteld om te CMOS technologie te schalen naar <5nm [6-8]. Meer en meer sub-functies zullen geintegreerd worden op een enkele chip, met een verticaal gelaagde of 2.5D interposer architectuur [6,8]. Electrische betrouwbaarheidstesten en testen voor elektromagnetische compatibiliteit of elektromagnetische interferentie (EMC/EMI) op systeemniveau worden noodzakelijk om een technologie te evalueren in het begin van het technologie/ontwer/systeem ontwikkelingsproces. Latchup geinduceerd door een transient (TLU) [9.10] zullen een cruciale bezorgdheid worden in verificaties op systeem- en componentniveau. Transiente ruis op de voedings/grond bus van CMOS ICs werd gereaporteerd als een risico tot het veroorzaken van een LU gebeurtenis [10]. Op die manier kan makkelijk een LU event worden veroorzaakt, ondanks het feit dat TLU-gevoelige ICs al werden geverifieerd volgens de TLU test standaard [11]. Bovendien tonen verschillende bronnen aan dat TLU kan verzoorzaakt worden door de electrische betrouwbaarheidstesten op systeemniveau, zoals bvb testen met een system-niveau ESD gun, snelle transient tests voor EMS [12] etc.

 

Referenties:

[1] K. Domanski, IEEE IRPS, 2018. [2] C.-T. Dai, et al., IEEE IRPS. 2016. [3] C.-H. Huang, et al., EOS/ESD Symp., 2017. [4] C.-H. Huang, et al., EOS/ESD Symp., 2018. [5] J. Karp, et al., IEEE NSREC, 2017. [6] imec PTW materials, [7] J. Sun, IEDM invited talk, 2017. [8] R.-H. Kim, et al., SPIE, 2018. [9] M.-D. Ker, et al., IEDM, 2004. [10] M.-D. Ker and S.-F. Hsu, Transient-Induced Latchup in CMOS integrated Circuits, 2010. [11] JEDEC LU Standard. [12] IEC 61000-4 Standard. 

Datum:4 jun 2020 →  Heden
Trefwoorden:Latch-up, Transient-induced latch-up, Advanced CMOS
Disciplines:Nano-elektronica, Semiconductor toepassingen, nanoelektronica en technologie, Elektronisch circuit- en systeembetrouwbaarheid
Project type:PhD project